工商時報
2013年9月18日
記者涂志豪／台北報導
晶圓代工龍頭台積電（2330）昨（17）日宣佈，在開放創新平台（OIP）架構下成功推出三套全新經過矽晶驗證的參考流程，協助客戶實現16奈米鰭式場效電晶體（FinFET）製程系統單晶片與三維晶片（3D IC）堆疊封裝設計，電子設計自動化（EDA）大廠與台積電已透過多種晶片測試載具合作開發，並完成這些參考流程的驗證。
台積電日前已宣佈將提前16奈米FinFET製程（16FinFET）量產時間，預估2014年初20奈米系統單晶片製程（20SoC）導入量產，一年之後也就是2015年初，16FinFET也將導入量產。台積電目前正在加快16FinFET製程的產線建置及技術研發，今年11月將首度進行16FinFET試投片。
台積電此次推出的全新的參考流程，一是16FinFET數位參考流程提供完整的技術支援協助解決後平面式（Post-Planar）晶片設計的挑戰，包括粹取（Extraction）、量化線距佈局（Quantized Pitch Placement）、低VDD電壓操作、電遷移、電源管理。
二是16FinFET客製化設計參考流程提供包括類比、混合信號、客製化數位與記憶體等電晶體級客製化設計與驗證。
三是提供三維積體電路（3D IC）參考流程，能夠克服以三維堆疊方式進行垂直整合時所帶來的新挑戰。而此部份也就是台積電積極推動的CoWoS封裝技術。
台積電研究發展副總經理侯永清表示，這些參考流程讓設計人員能夠立即採用台積電16FinFET製程技術進行設計，並且為發展穿透電晶體堆疊技術的三維積體電路鋪路。
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